Coerența cache

Coerența cache este o  proprietate a cache-urilor , ceea ce înseamnă integritatea datelor stocate în cache-urile locale pentru o resursă partajată. Coerența cache este un caz special de coerență a memoriei .

Când procesele din sistem utilizează cache pentru resurse partajate, cum ar fi memoria, pot apărea probleme de inconsecvență a datelor. Acest lucru este valabil mai ales pentru procesoarele dintr-un sistem multiprocesor . Coerența cache-ului este concepută pentru a gestiona astfel de conflicte prin menținerea coerenței datelor în diferite cache-uri.

Coerența definește comportamentul citirilor și scrierilor în aceeași locație de memorie. Un cache se numește coerent dacă sunt îndeplinite următoarele condiții [1] :

În aceste condiții, se presupune că operațiunile de citire și scriere sunt instantanee. Cu toate acestea, acest lucru nu se întâmplă în practică din cauza întârzierilor de memorie și a altor caracteristici arhitecturale. Modificările făcute de procesor pot să nu fie vizibile pentru procesor dacă citirea are loc la scurt timp după scriere. Modelul de consistență a memoriei determină când o valoare scrisă va fi vizibilă atunci când este citită dintr-un alt fir.

Mecanisme pentru coerența cache-ului

Cele trei mecanisme principale pentru asigurarea coerenței cache-ului sunt utilizarea unui director ( director ), urmărire ( snooping ) și interceptare ( snarfing ).

La utilizarea directorului, informațiile despre starea blocului de memorie fizică sunt conținute într-un singur loc, numit director (în acest caz, directorul poate fi distribuit fizic între nodurile sistemului).

În mecanismul de urmărire, fiecare cache care conține o copie a datelor unui bloc de memorie fizică are și o copie corespunzătoare a informațiilor de serviciu despre starea sa. Nu există un sistem centralizat de înregistrare. De obicei, cache-urile sunt situate pe o magistrală partajată (partajată), iar controlorii tuturor cache-urilor urmăresc (se uită prin) magistrala pentru a determina dacă acestea conțin o copie a blocului corespunzător.

Când se aplică interceptarea, când datele dintr-un cache sunt scrise în RAM, controlorii celorlalți primesc un semnal despre această modificare (informații („interceptare” despre modificarea datelor) și, dacă este necesar, schimbă datele corespunzătoare din cache-urile lor.

Sistemele de memorie partajată distribuită folosesc mecanisme similare pentru a menține consistența între blocurile de memorie în sistemele slab cuplate.

Protocoale pentru menținerea coerenței

Protocoalele de coerență sunt responsabile pentru menținerea corectitudinii datelor între toate cache-urile dintr-un sistem de memorie partajată distribuită. Protocolul menține coerența memoriei conform modelului de coerență ales . Majoritatea protocoalelor hardware din procesoare (inclusiv cele care furnizează acces neuniform la memorie coerent în cache ) corespund modelului de consistență secvențială , iar protocoalele software din sistemele de memorie distribuită software implementează mai des modele de consistență a ieșirii ( consistența versiunii în limba engleză  ) sau consistență slabă ( engleză ) consistență slabă ).  

Principalele modele și protocoale pentru susținerea coerenței cache-ului sunt:

Note

  1. ↑ Yan, Solihin. Fundamentele arhitecturii multicore paralele  (neopr.) .
  2. ↑ 1 2 [1] Arhivat pe 3 iulie 2010 la Wayback Machine Multi Processors, organizațiile lor de memorie și implementările de către Intel și AMD
  3. ↑ Principiile memoriei cache - Indicatori de stare a rândurilor . Data accesului: 15 octombrie 2009. Arhivat din original la 25 ianuarie 2009.
  4. ↑ StackPath . Preluat la 12 martie 2019. Arhivat din original la 16 februarie 2019.
  5. ↑ Cum AMBA CCIX și GenZ răspund nevoilor centrului de date - Procesoare blog - Procesoare - Arm Community . Preluat la 12 martie 2019. Arhivat din original la 12 decembrie 2019.
  6. ↑ GitHub - westerndigitalcorporation/omnixtend: Un depozit de interfață cache coerent Fabric standard deschis . Preluat la 12 martie 2019. Arhivat din original la 26 august 2020.
  7. ↑ Copie arhivată (link nu este disponibil) . Preluat la 12 martie 2019. Arhivat din original la 22 februarie 2019. 
  8. ↑ Google, SiFive și WD formează o alianță pentru a promova cipurile și SoC-urile deschise . Preluat la 12 martie 2019. Arhivat din original la 14 martie 2019.
  9. ↑ Western Digital dezvăluie SweRV RISC-V Core, Cache Coherency over Ethernet Initiative . Preluat la 12 martie 2019. Arhivat din original la 25 aprilie 2019.

Literatură